Ploča zaslona proizvedena LCD ekranom s tekućim kristalima naširoko se koristi u vojnoj opremi. Ovaj dizajn usvaja Spartan-3E FPGA kao hardver. 2 & TImes; 16-znamenkasti LCD zaslona uključuje grafički kontroler Sitronix ST7066U za ostvarivanje znaka ili kineskog karaktera LCD zaslona. Prikaz na cijelom zaslonu, mobilni zaslon na cijelom zaslonu i prikaz jednog znaka na zaslonu. Sve funkcije implementirane su na VHDL jeziku kako bi se zadovoljili zahtjevi za LCD zaslonima i postizali različite efekte prikaza.
Zbog male veličine, male težine i niske potrošnje energije, LCD zaslon s tekućim kristalima ima širok raspon primjena. Na primjer, kao ploče zaslona za zrakoplove, spremnike i brodove, prostor koji zauzima izvorni CRT zaslon može se smanjiti, težinu uređaja može se smanjiti, a mobilnost može biti poboljšana.
Ovaj dizajn koristi LCD znak s ugrađenim grafičkim kontrolerom Si.tronix ST7066U na razvojnoj ploči Spartan-3E, koji implementira: (1) prikaz jednog znaka u bilo kojem položaju i cijelog zaslona i prikaz cijelog zaslona znakova; (2) Prikaz prilagođenih znakova (znakova) i prikaz cijelog zaslona pojedinačnih znakova. Među njima je grafički kontroler [1] odgovoran za primanje kontrolnih naredbi i podataka i slanje na LCD zaslon.
1 Sitronix ST7066U grafički kontroler
Kontroler ima tri unutarnja prostora za pohranu, DD RAM, CGROM i CG RAM, koji treba inicijalizirati prije slanja podataka.
(1) DD RAM (RAM prikaz podataka)
Kôd znaka je pohranjen. Fizički, DD RAM ima ukupno 80 pozicija, svaka linija ima 40 znakova, ali može se prikazati samo 16, a preostalih 24 se ne prikazuju. Prije čitanja ili pisanja potrebno je inicijalizirati adresni brojač. Adresni brojač se može držati konstantnim ili automatski povećavati ili smanjivati za 1 nakon čitanja ili pisanja.
(2) CG ROM (ROM znakova generatora)
Bitmap fontova koji sadrži svaki unaprijed određeni znak.
(3) CG RAM (generator znakova RAM)
Sadrži 8-bitne bitne karte prilagođenog znaka. Svaki prilagođeni bit znakova sastoji se od 5 boda u 8-bitnim bitmapsima. Specifična upotreba je ista kao DD RAM.
1.1 Signali sučelja s FPGA
Signali LCD i FPGA sučelja [2] su: (1) omogućavanje signala LCD_E; (2) registrirajte signal odabira LCD_RS; (3) kontrolni signal za čitanje / pisanje LCD_RW; (4) četiri LCD podatkovne linije i StrataFlash podatkovnu liniju SF_D Reuse 11: 8.
1.2 Analiza vremena
Vrijednost podataka SF_D 11: 8, LCD_RS, LCD_RW mora biti uspostavljena i stabilna najmanje 40 ns prije nego što LCD_E ode visoko, a LCD_E ostaje visoka za najmanje 230 ns. U mnogim aplikacijama, LCD_RW je uvijek nizak, jer podaci se normalno ne čita s zaslona.
Kao što je prikazano na slici 1, podaci se prenose u 8-bitnom formatu i podijeljeni su na 4 bita i niske 4 bita. Prvi visoki 4 bita, a zatim niski 4 bita imaju interval od najmanje 1us. 8-bitni rad pisanja ima minimalni interval od 40 us prije sljedeće komunikacije, a kašnjenje treba povećati na 1,64 ms nakon jasne naredbe.
LCD LCD dizajn na bazi FPGA
Slika 1 karakterni vremenski dijagram LCD sučelja
2 dizajna prikaza podataka
2.1 Tijek dijagrama
Kao što je prikazano na slici 2, LCD prikaz podataka uključuje inicijalizaciju za uključivanje, prikaz konfiguracije, pisanje podataka na zaslonu i početnu adresu treba postaviti prije pisanja podataka.
LCD LCD dizajn na bazi FPGA
Slika 2 LCD dijagram toka prikaza
Kristalni razvojni panel je 50 MHz.
