LCD ima mnoge prednosti kao što su niski radni napon, niska potrošnja energije, velika količina informacija o zaslonu, dugi vijek trajanja, jednostavna integracija, lako prenosivost i nisko onečišćenje elektromagnetskog zračenja. Nastala je u tehnologiji zaslona i široko se koristi u mobilnim telefonima, PDA proizvodima i ručnim instrumentima. Instrumenti i ostali prijenosni elektronički proizvodi i uređaji.
Krug LCD pogona važan je dio sustava za prikaz tekućeg kristala i krug sučelja između računala (ili MCU) i ploče s tekućim kristalima. Njegova glavna funkcija je modulirati fazu i vršnu vrijednost potencijalnog signala koji izlazi na elektrode uređaja za prikaz tekućeg kristala. Frekvencija i ostali parametri za uspostavljanje električnog polja s izmjeničnim naponom. Zbog velike razlike u specifikacijama LCD-a, uobičajena metoda je razviti namjenski pogonski sklop za svaku vrstu LCD zaslona. Takav dizajn troši vrijeme i ima siromašnu ponovnu uporabu. Zbog toga je potrebno dizajnirati IP jezgru koja se može koristiti za većinu krugova LCD zaslona male veličine i nužno je riješiti ovaj problem multipleksiranjem IP jezgre. Trenutačno samo Yu-Jung Huang i drugi sa Sveučilišta I-Shou dizajnirali su IP jezgre koji mogu voziti LCD-ove različitih veličina kako bi postigli tu funkciju ugrađivanjem ugrađenih mikroprocesora u sustav. Međutim, ovaj ugrađeni mikroprocesor čini sustav složenijim i skupljim. IP jezgra pogonskog sklopa dizajniranog za pogon LCD zaslona različitih veličina provodi se pomoću FPGA, koja učinkovito može prevladati nedostatke složenosti sustava i visokih troškova.
IP struktura sustava jezgre
Slika 1 Struktura IP jezgrene strukture
Dijagram sklopa kaskade IP jezgre
Slika 2 IP kaskadni sustav jezgre
Rezultati simulacije funkcije kontrole linije
Slika 3 Simulacijski rezultati funkcije upravljanja redcima
Rezultati simulacije funkcije kontrole stupaca
Slika 4 rezultati simulacije funkcije kontrole kolone
Specifikacija dizajna
Da bi se zadovoljile stvarne potrebe većine današnjih manjih LCD zaslonskih aplikacija, IP čitač LCD vozačevog kruga dizajniranog u ovom radu ima 64 COM (red) i 64 SEG (stupac) izlaza, te ima 8-bitnu brzinu paralelno MCU sučelje. I serijsko sučelje, čip sadrži RAM koji pohranjuje podatke zaslona, a ima posebno dizajniran 10 kontrolnih krajeva, može kontrolirati jednostavno i fleksibilno. Uglavnom ima sljedeće glavne funkcije:
1. Osigurajte signal mjerenja vremena skeniranja i podataka o prikazu signala za zaslon tekućeg kristala;
2, podržavaju izravnu vezu s MCU u obliku autobusa;
3, može voziti različite ljestvice LCD (n & TIms; m), n može biti kontinuirana vrijednost (n = 0 ~ 63), m može uzeti samo više od 8 (m = 8k, k uzeti prirodni broj);
4. Podržava kaskadu između IP jezgri za pogon veće LCD, podržava do 4 IP jezgre između banaka kaskadno i međugradske kaskadno;
5, može pružiti širi raspon izlaznog izlaznog napona kako bi se prilagodio različitim LCD uređajima;
6, za prikaz slika na slici, podijeljenog zaslona i drugih funkcija.
IP jezgra dizajn
U ovom radu, prema "top-down" metodi dizajna, najprije podijelite čip u hijerarhijske funkcije, a pozivamo se na postojeće iskustvo projektiranja LCD vozačevih čipova i kombiniranje "bottom-up" metode dizajna za dizajniranje nekih modula. Konačno, prema okviru dizajna sustava, svaki modul je koordiniran i cjelokupna funkcionalna verifikacija čipa izvodi se tako da zadovolji zahtjeve specifikacije dizajna.
struktura sustava
Struktura IP jezgrenog sustava dizajnirana u ovom radu prikazana je na slici 1. IP jezgra uglavnom se sastoji od sljedećih modula: modul skeniranja linije i upravljačkog modula stupca, brojač razine, brojač brojača koji se može pohraniti, modul za zaključavanje podataka, upravljačka logika modul, podatkovni modul RAM-a i adrese dekodiranja, modul MCU sučelja. Neki od tih velikih modula također se mogu podijeliti u nekoliko podmodula.
Svaki dizajn modula
Modul MCU sučelja
Modul MCU sučelja je sučelje za komunikaciju između IP jezgre i vanjskog kontrolera (MCU) te je kanal za prijenos podataka. MCU piše naredbe, čita status ili prikazuje podatke na čipu LCD vozača kroz ovo sučelje. Istovremeno, sučelje također prihvaća kontrolu naredbi dekodera, tako da se čitaju i pišu i interne operacije kombiniraju. Čip se provodi složenijom unutarnjom kombinacijskom logikom i sekvencijskim logičkim krugovima, što može biti kompatibilno s dva glavna MCU upravljačkog signala i podržava serijski / paralelno dva načina rada podataka.
Modul uključuje nekoliko podmodula koji se uobičajeno koriste u modulu MCU sučelja postojećeg zajedničkog LCD pogonskog sklopa, kao što je podatkovna sabirnica (8-bitni), podmodul za detekciju stanja zauzet, kontrolni pod-modul za čitanje / pisanje modul i MCU puštanje podmodula. Dodan je novi red kaskadni niz i kaskadni kontrolni modul podsklopa stupca. Podatkovna sabirnica uglavnom se koristi za unutarnju i vanjsku razmjenu podataka; podskup za prepoznavanje statusa zauzetosti koristi se za određivanje statusa MCU-a, generira signal zauzeća sustava koji koordinira operacije očitavanja i zapisivanja signala i prima unutarnje / vanjske signale resetiranja; kontrolni modul za čitanje i pisanje se koristi za generiranje ispravne sekvence za čitanje i pisanje; MCU oslobađanje podmodula funkcija je kroz logičku kombinaciju, u čip za obavljanje "read-mijenjati-pisati" proces, puštanje MCU tako da MCU može obavljati druge operacije u isto vrijeme; i novi kaskadni regulator Glavna funkcija modula je postići spajanje redaka i povezivanje stupaca između IP jezgri. Može se podržati do 16 IP spojnica (4 reda i 4 reda svakog). CS0 ~ CS1 su kaskadni kontrolni priključci, a CS2 ~ CS3 su razine stupaca. Zajednička kontrola. Na primjer, pretpostavimo da postoji LCD (128 & TIms; 256), koji se može upravljati s 8 IP jezgri. Kada su postavke postavljene, CS je 0000, 0001, 0010, 0011, 0100, 0101, 0110, 0111, što može činiti 2 & TI; Vozite polje IP jezgre. Shematski dijagram njegova rasporeda prikazan je na slici 2.
Prikaz podataka Modul za dekodiranje RAM-a i adrese
Ovaj modul se uglavnom koristi za pohranjivanje podataka koji će se prikazati i služi kao međuspremnik između MCU sučelja i kruga upravljačkog programa signala kako bi se osigurao stabilan izlaz podataka zaslona.
Modul uključuje dva podmodula: RAM pločicu i dekoder adrese za pohranu podataka prikaza. Prvo, adresu stupca dobiva kružni adresni stup, stupac 8-bitnih RAM memorijskih ćelija odabire dekoder s adresom stupca, a MCU čita / piše preko sučelja; zatim dekoder adrese reda skenira RAM u jedinicama redaka. U kombinaciji s krugom za kvake podataka zaslona, cijeli niz podataka može se izlaziti i izlaziti na zaslon tekućeg kristala za prikaz pomoću kruga za vođenje elektrode.
Modul za zaključavanje podataka
Modul sadrži dva podmodula: podmodu s podiznom zasuna upravljačkog broja stupca i podmodu zasuna pogona. Podsložni zapor za kontrolu broja stupaca sastoji se od k paralelnih 8-bitnih zapora podataka. Glavna je zadaća pričvršćivanje podataka na podatkovnoj sabirnici i izlaz iz RAM-a na RAM pod kontrolnim signalom i satni signal kontrolnog logičkog modula. Signali podataka zaslona na bazi podatkovne sabirnice urezani su u odgovarajuće 8-bitne podatkovne kvake. 64-bitni podaci zahtijevaju 8 puta i 8 bitova svaki put. Oslonac vozačevog podmodula je 64-bitni zaporni pogon koji je načinjen od 64 1-bitnih zasuna koji su paralelno spojeni. Njegova je uloga staviti gornje 8 8-bitne podatke pod kontrolni signal i satni signal kontrolnog logičkog modula. M-bitni podaci koji se prenose u zasunu su uhvaćeni sve odjednom, a zatim uneseni na modul upravljačkog sklopa signalne elektrode stupova.
Upravljački logički modul
Glavna uloga ovog modula je kontrolirati prijenos signala i odabrati broj linija signalnih stupova. Podmodul za kontrolni broj kontrolnog broja stupca, podmodu zasuna pogona i generator sata može se kontrolirati ulazom za kontrolu broja stupaca M kako bi se postigle funkcije primjenjive na različite veličine LCD zaslona. Prema potrebama, unošenjem različitih vrijednosti na kontrolni ulaz brojača stupca M, kontrolira koliko je brojčanika za kontrolu broja bita u stanju rada, a ostale jedinice zasuna postavljene su u stanje mirovanja. Podaci u RAM-u podatkovnih podataka su za vrijeme radnog ciklusa zakvačeni u odgovarajući kvaku za kontrolu broja stupaca kroz 8-bitnu podatkovnu sabirnicu, a zatim su za vrijeme vožnje pod kontrolom satnog signala u ležištu pogona za elektrodni pogon. Signal ulaznog modula. Na taj način IP jezgra može implementirati funkciju nadzora broja odabranih stupaca. Kada je M "000", niži 8 bita (prvi zasun) zaporke za kontrolu brojeva stupca radi, a drugi je prazan, a odgovarajuće kolonske elektrode su SEG0-SEG7; kada je M "001" Niži 16 bita (prva i druga zasuna) zasuna upravljačke ploče djeluju. Svi ostali stupci su besplatni. Odgovarajuće elektrode stupca su SEG0-SEG15; i tako dalje, sve dok kontrolor kolone ne zatraži 64. Bit registrira sve radove, odgovarajuća elektroda stupca je SEG0 ~ SEG63.
Modul pogona elektrode
Modul uglavnom uključuje četiri podmodula: podmodul za vođenje skenirane elektrode s nizom, podmodul za vožnju signalnom elektrodom stupca, podizni promjer razine i unaprijed određeni brojač brojača prstena.
Funkcija mjenjača razine je pretvaranje napona logičkog signala u stvarnu LCD naponsku silu primijenjenim kontrolnim signalom i izlazak na upravljački modul prema stvarnim potrebama primjene; uloga podmodulja za vožnju elektronskog polja za redoslijed je osigurati niz elektroda sa određenim vremenom pulsnog signala skeniranja; funkcija podmodula vožnje signalne elektrode stupca je primijeniti podatke iz zasuna na odgovarajuću elektrodu stupca, a signal skeniranja redne elektrode kako bi se uspostavio električno polje za AC vožnju, a time i pokretanje prikaza LCD uređaja. Broj brojača prstenova koji se mogu unaprijed namjestiti može kontrolirati broj elektroda za skeniranje redaka kroz redni broj N (S0 ~ S5) za prilagodbu na LCD zaslone različitih veličina i unos različitih vrijednosti na terminal N za upravljanje brojem redaka do stvarnih potreba. Kontrolirajte broj redaka za određeni posao i sve druge elektrode su u stanju mirovanja. Pod kontrolom signala sata linije, skeniranje se izvodi redom po liniji, a ciklus se ponavlja dok se nova vrijednost ne unese na terminal N za kontrolu broja linije, a novi redni broj linije elektrode se skenira u linijsko- on-line način. Na primjer, kada primijenjeni signal N bude "011011", broj elektroda za skeniranje je 27. Podmodul za vođenje redaka generira progresivni signal skeniranja na redovima elektroda COM0 COMCOM26, a ostale redne elektrode COM27 COMCOM63 su sve postavljene na nisku razinu. Ako je novi primijenjeni signal N "100011", podmodul za vođenje skenirane elektrode generira cirkulirajući progressive scan signal na redovima elektroda COM0 COMCOM34.
Implementacija IP jezgrene mreže
Prvo, prema gore navedenoj definiciji i podjeli cjelokupne funkcije sustava i dizajnu svakog modula, svaki modul funkcije odvojeno je modeliran VHDL jezikom; Drugo, na FPGA uređaju tvrtke Xilinx, EDA alat ISE koristi se za simulaciju i sintezu. Ispravljanje i optimiziranje dizajna; zatim upotrijebite VHDL za definiranje modula najviše razine kako biste povezali svaki modul i izvršili odgovarajuće ispravljanje pogrešaka i provjeru sustava; konačno, nabavite LCD krug vozača s 64 COM (redaka) i 64 SEG (stupaca) izlaza, 8-bitno paralelno MCU sučelje velike brzine i serijsko sučelje, čip sadrži RAM za prikaz podataka i može se kaskadirati za kontrolu CS proširiti kaskadu kako bi zadovoljio veći LCD, preko kontrole broja stupaca M i broja kontrolnih terminala N za prilagodbu različitim veličinama LCD zaslona.
Simulacija i provjera
Ovaj članak koristi simulacijski softver Xilinx ISE kao alat za simulaciju kako bi provjerio dizajniranu IP jezgru u dva koraka.
Prvo, ovaj rad prvo provodi preliminarnu funkcionalnu provjeru svakog modula IP jezgre (uključujući interne podmodule). Zatim, pozivajući se na radni proces čipa, čitav čip simulira se kao cjelina. Slike 3 i 4 prikazuju rezultate simulacije korištenjem ISE za simulaciju funkcija kontrole redaka i stupaca cijele IP jezgre. Na slici su CLK i CLK1 kontrolni satovi prijenosa podataka i pulsni impulsni signali elektrode MCU modula sučelja; M i N su terminali kontrole odabira za kolone i redne elektrode, respektivno; niska dva i visoka dva bitova CS-a kaskadirani su respektivno. Kaskadno upravljanje završava stupcima.
Simulacijski rezultati na slici 3 i na slici 4 ilustriraju:
1. Kada je RESET visoka, IP jezgra je u početnom stanju ili čistom stanju; kada je WRITE visoka, IP jezgra je u stanju rada i može primati prikazne podatke.
2. Na rastućem rubu sata CLK, MCU zapisuje 8-bitni prikaz podataka u RAM-a jezgre IP paralelno preko sučelja; na usponu ruba sata CLK1, vodoravne elektrode za vođenje skeniranja uzastopno emitiraju impulse skeniranja, a elektrode signala stupova stavljaju podatke u RAM. Izlaz iz SEG.
3. Broj redova upravljačkih terminala može promijeniti broj redaka skeniranih elektroda. Kada je terminal za upravljanje odabirom reda brojeva N "3E", signal skeniranja se emitira na COM0 ~ COM61. Kao što je prikazano na SL. 3, u signalu prvog reda sata, signal skeniranja se izlazi na elektrodi COM61, a redovita elektroda se skenira redom po redu pod kontrolom sata vožnje; kad se unese sedmi redoslijed satova, N postaje "22", signal skeniranja se emitira na redaktičnoj elektrodi COM33, a progresivno smanjuje se progresivno skeniranje COM0 ~ COM33.
4. Terminal za kontrolu broja stupaca može promijeniti broj elektroda signala stupca. Kada je terminal kontrole odabira stupca M "110", SEG elektroda je 48-bitni izlaz; kada je M "010", izlaz SEG postaje 16 bita; kada je M "101", izlaz SEG postaje 40 bita. ; Kada je M "100", izlaz SEG postaje 32 bita.
U ovom su radu funkcije kontrole broja stupaca, kontrole brojeva redaka i međusobnog kaskadiranja IP jezgre funkcionalno verificirane i potvrđene. Ograničeni prostor ovdje opisuje samo broj stupaca i funkcije kontrole broja redaka.
Zaključak
Ovaj rad raspravlja o dizajnu IP jezgre čipova LCD zaslona. Prema top-down dizajn ideji, čip je podijeljen u slojeve i cjelokupna funkcija čipa je potvrđena. U funkcionalnoj verifikaciji čipa ovaj rad usvaja VHDL jezik opisa jezika kako bi provjerio funkciju logike i vremenski odnos kruga. Vozač LCD zaslona prilagođava parametarsku izvedbu i ima dobru prenosivost te se može prikladno primijeniti na različite aplikacije sustava ravnog zaslona prijenosnih instrumenata i PDA uređaja i drugih srodnih proizvoda.
